TSMCは、2030年までに3Dパッケージで1兆個以上、モノリシックチップで2,000億個以上のトランジスタを搭載する計画を明らかにした。

IEDM 2023 conferenceにおいて、TSMCは、同社の半導体ポートフォリオがどのような形になるかのロードマップを示し、同社が今後2030年までにどのような計画を持っているかを概説している。

今回明らかになったロードマップによると、TSMCのN2プロセスとN2Pプロセスは2025年から2027年の間にデビューし、最先端のA10（1nm）プロセスとA14（1.4nm）プロセスは2027年から2030年の間に予定されている。プロセス微細化とは別に、TSMCは他の半導体技術でも大きな進歩を遂げ、業界が追随すべきベンチマークを設定する計画だ。

しかし、ここでもっと興味深いのは、TSMCが半導体業界の2つの重要な分野、すなわちモノリシック設計と3Dヘテロ・インテグレーション（簡単に言えばチップレット設計）の進歩を公表したことだ。半導体業界は、モジュール性とコスト面で有利なチップレット構成に移行しつつある。

AMDはTSMCのチップレット設計を、最新のコンシューマー向けチップ、データセンター向けチップ、そして最新のMI300アクセラレーター・チップに活用している。Intelもまた、同社初のコンシューマー・プラットフォーム向けチップレット設計であるMeteor Lakeチップを発表しており、チップレットがTSMCの一歩先を行く未来であることを示唆している。Intel自身も、TSMCのプロセス技術で製造されたチップを使ってMeteor Lakeを動かしている。TSMCは、3Dヘテロ・インテグレーションが2030年までになんと「1兆トランジスタ」に達すると予測している。

TSMCはモノリシックへの注力もこれまで通り続けていく。NVIDIAの800億トランジスタのGH100は、市場で最も複雑なモノリシック・プロセッサのひとつであり、TSMCによれば、1000億トランジスタを超えるさらに複雑なモノリシック・チップがまもなく登場するようだ。とはいえ、モノリシック構成が早晩限界を迎える事も認識しており、このため、IEDMでTSMCが共有した内容では、モノリシック構成は最終的に2,000億トランジスタに制限されることが明らかにされている。これは確かに大きな数字ではあるが、チップレットとの差は今後開いていくばかりだろう。

TSMCの今後数年間のロードマップには、業界にとって大きな可能性を秘めた技術革新が含まれていることは確かだ。また、半導体市場がチップレットベースの設計にシフトしていくことも示唆しており、大きな変革の時期に来ていることを示唆している。

Source

• Tom’s Hardware: TSMC charts a course to trillion-transistor chips, eyes 1nm monolithic chips with 200 billion transistors