サンフランシスコで12月3日から開催されているIEDMカンファレンスにおいて、Intelはプロセス技術のロードマップと、今後3～4年の間に登場するチップデザインのビジョンを発表した。

Intelによると、同社の次世代製造プロセスであるIntel 4とIntel 3は、それぞれ2023年と2024年に大量生産（HVM）に使用される予定であることが明らかにされた。さらに、同社の20Aと18Aの製造ノードが2024年にHVMに対応できるようになり、18Aは予定より早く利用できるようになるとのことだ。

Intel 3は2023年後半に発売予定

Intelは2023年、第14世代Core(コードネーム：Meteor Lake CPU)をリリースする予定だ。IntelのMeteor Lake製品は、Intel 4プロセス技術(別名7nm EUV)で製造されるコンピュートタイル(CPUコア)、TSMCのN3またはN5ノードで製造されると見られるグラフィックスタイル、SoCタイル、I/Oタイルの4タイルから構成されるという。さらに、IntelのFoveros 3D技術によってタイルが相互接続される予定だ。

Meteor Lakeのコンピュートタイルは、Intel初のEUV(Extreme Ultraviolet)リソグラフィを採用した生産ノードであるIntel 4(旧称7nm)で作られる。この製造プロセスは、今からわずか数カ月後にMeteor Lakeのcompute chipletのHVMに展開されるものの、Intelによれば、大量生産の準備は既に整っているとのことだ。Intelがこのコンピュートタイルを2021年10月にパワーオンしたことを念頭に置けば、このノードが今頃になって量産準備が整ったとしても驚くにはあたらない。

Intelは、2019年第2四半期にN7+ノードでのチップ生産を開始したTSMCから4年近く遅れてEUVの利用を開始することになる。Intelは、ライフサイクルの初期に期待通りの性能を発揮できず、コストも数年前に同社が期待したよりも高くなってしまった、かなり不運な10nmプロセスファミリーの後に登場する最初のノードとなるため、4nmクラスのノードが期待通りの性能と良好な歩留まりを確保することが必要だ。

IntelはライバルのSamsung FoundryやTSMCに追いつかなければならないため、Intel 4プロセス技術に加え、2023～2024年にはIntel 3ファブリケーションノード（3nmクラス）が登場する予定である。このプロセスは、Intelが共有するデータに基づいて、2023年の後半に製造可能になる。IntelのコードネームGranite RapidsとSierra Forestプロセッサの製造に使われる予定で、同社にとって注目度の高い製品である。Sierra Forestは、エネルギー効率の高いコアを採用した同社初のデータセンター向けCPUとなる見込みで、高いコア数を持つArmベースのさまざまな製品と競合することになるという。

IntelはすでにXeon「Granite Rapids」のサンプルに取り組んでいるため、CPUの設計はできているようで、ノード自体もHVM 2024に向けて順調に進んでいるようだ。

「Granite Rapids」の最初のステッピングはファブから出ており、歩留まりもよく、Intel 3はスケジュール通りに進行していると、IntelのCEOであるPat Gelsinger氏は、直近の決算説明会で述べている。「Emerald Rapidsは順調な進捗を見せており、2023年の完成に向けて順調に進んでいる。Granite Rapidsは、多くの構成で複数のOSを実行して非常に元気で、ワット当たり世界クラスの性能を提供する当社初のEコア製品、Sierra Forestとともに、いずれも2024年に向けて順調に進んでいる。」

Intelの18Aは2024年後半から

TSMCとSamsungに追いつくことは重要だが、プロセス技術のリーダーシップを取り戻すには、Intelがライバルの2社を飛び越える必要がある。これは、Intelが、RibbonFETというブランドのゲートオールアラウンド（GAA）トランジスタと、PowerViaというバックサイドパワーデリバリー（BPD)を採用した20A（20オングストローム、2nm）ノードを発表する2024年のある時期に実現すると考えられている。Intelは、20Aノードの製造準備が2024年の前半に整うことを期待している。このノードは、2024年にコードネームArrow LakeプロセッサのクライアントPC用チップレットなどを製造するために使用される予定である。

Intelの20Aは、業界初の2nm級ノードとなり、EUVを多用し、トランジスタ密度の最大化、性能の向上、低消費電力化を実現する予定だ。2024年には、TSMCの第3世代3nmクラス（N3S、N3P）プロセス技術と競合し、トランジスタの密度と性能を高めるように設計される予定である。これら3つのノードが互いにどのように対立するかは、まだわからない。しかし、Intelは、2つの主要な革新技術（GAA、BPD）を同時に導入することで、20Aプロセスのハードルを非常に高く設定している。

とはいえ、Intelが2025年後半までに使い始める予定の最先端プロセス技術は、20Aだけではない。同社は18A（18オングストローム、1.8nm）の製造ノードも準備しており、IntelとIntel Foundry Servicesの顧客にとってPPA（性能、電力、面積）の優位性をさらに高めることが約束されている。

18Aでは、当初、0.55NA（Numerical Aperture）の光学系を持つEUV装置の使用を予定しており、8nmの解像度を実現する（現在使用している0.33NAのEUV装置の場合、13nmから低下）予定であった。しかし、ASMLのHigh-NA EUV装置の製造準備が整うのは2025年であるのに対し、Intelは18Aをライバルに先駆けて2025年後半に製造準備する目標を掲げている。

3nm以降のノードでは、現世代のEUV装置を用いてマルチパターニングで8nmの解像度を得ることが可能であるため（ただし、製造サイクルが長くなり、歩留まりに影響を与える可能性がある）、Intelは18Aでさらなるリスクを取り、ASMLのTwinscan NXE:3600DまたはNXE:3800Eを用いてこのノードのチップを製造すれば、市場のリーダーシップを取れると考えているようである。

「RibbonFetとPowerViaの恩恵を受ける最初のノードであるIntel 20AとIntel 18Aでは、我々の最初の社内テストチップと主要な潜在的ファウンドリ顧客のテストチップが、ファブで動作するシリコンでテープアウトしました。我々は、2025年までにトランジスタ性能と電力性能のリーダーシップを取り戻すための軌道に乗り続けています。」と、Gelsinger CEOは述べている。

システム技術の協調最適化

20Aおよび18Aの両製造ノードでは、EUV装置（および潜在的にはHigh-NAのEUV装置も）が広範囲に使用されるため、これらの技術で製造されたチップは非常に高価なものとなっている。今日の大型モノリシック4nmおよび5nmチップでさえ、開発、検証、生産にコストがかかるため、IntelのPonte Vecchioのようなチップレット設計が人気を博している。2nm や 1.8nm では、高性能設計をさらに細分化することが理にかなっている。

そのためには、まったく新しい新しい「アウトサイドイン」設計手法が必要になるとIntelは考えている。Intelは、数年後には、チップ設計者が1つのチップの機能をマルチチップレット設計に分解し、性能、電力、コストの目標を達成するために最も最適な技術を使用してチップレットを製造できるようになると想定している。IntelはこのようなアプローチをSTCO（System Technology Co-optimization）と呼んでいる。例えば、ロジックはSRAMよりもスケールが大きいため、ロジックとキャッシュを異なるノードで生産し（コストと性能を最適化）、FoverosやEMIBなどの技術を使ってそれらをつなぎ合わせることは理にかなっている。

このようなアプローチを取る場合、成功するファウンドリは、異なるチップレットと競争力のあるパッケージング技術に対応する様々なノードを提供しなければならない。このため、Intelは、今後登場するマルチタイルデザインで最も収益性の高い部分を確実に作るために、最高のロジック技術（20Aや18Aなど）をライバルに先駆けて提供する必要があるのだ。