ライバルと異なり新技術の導入し慎重なTSMCは、3nm世代でもFinFETを継続することが分かっているが、先日N2プロセス（2nm）ではついにGAAFETと裏面電力供給という2つの新しい最先端技術の導入を行うことを明らかにしていた。ただ、ここでもやはり同社の慎重な姿勢が見られる様だ。
TSMCの2nmプロセスへの新技術投入は2つの段階分かれる
TSMCは今月初め、N2（2nmクラス）プロセス技術を発表した際、GAA（Gate-all-around）トランジスタと裏面電力供給という2つの新しい最先端の製造技術を背景に、この新しいノードを構築する方法を説明していた。しかし、先週のEUシンポジウムで同社はこの説明にただし書きを付け加えたようだ。TSMCは一部のライバルとは異なり、N2ノードの初期バージョンでは、GAAトランジスタのみを実装し、裏面電力供給は、ノードの後半のバージョンで行う予定とのことだ。
これまでTSMCは、N2の特徴として、ナノシートのGAA（Gate-all-around)トランジスタと、裏面電力供給の2つを挙げていた。GAAトランジスタは、チャネルが水平で、4辺をゲートで囲まれているため、リーク電流に関する多くの課題を解決できる。一方、裏面電力供給は、トランジスタへの電力供給を改善し、性能の向上と消費電力の低減を可能にするという。
だが、TSMCはこの2つの技術を同時に採用することはなく、まずはナノシートGAAトランジスタを採用して様子を見て、ノードがある程度成熟してきた後、ノードの後半で裏面電力供給を採用すると言うことらしい。
現時点では、最初のN2ノードの初期に裏面電力供給を展開しない理由について、同社はあまり多くを語っていない。しかし、選択について、TSMCは、裏面給電は最終的に追加することになると言及しており、初のGAAトランジスタ導入と同時に行う事へのリスクを警戒しているようだ。
N2ノードの初期から裏面給電がないことは、N3Eノードと比較した場合、N2ノードの性能向上がやや緩やかであることに繋がる物と思われる。高性能コンピューティング（CPU、アクセラレータなど）では、同じ消費電力で 10～15%の性能向上は印象的ではないだろうが、モバイル分野においては、同じ速度とパフォーマンスで 25～30%の電力削減は非常に大きな性能向上と見なされるだろう。
| N5 vs N7 | N3 vs N5 | N3E vs N5 | N2 vs N3E | |
|---|---|---|---|---|
| 消費電力 | -30% | -25~-30% | -34% | -25~-30% |
| パフォーマンス | +15% | +10~+15% | +18% | +10~+15% |
| チップ密度 | ? | ? | ~1.3倍 | >1.1倍 |
| 大量生産開始時期 | Q2 2022 | H2 2022 | Q2/Q3 2023 | H2 2025 |
*TSMCが公表しているチップ密度は、ロジック50％、SRAM30％、アナログ20％の混載チップ密度を表している。
TSMCが常に複数のバージョンのノードを提供していることを考えると、TSMCがN2に複数のバージョンを計画していることは、それほど驚くべきことではない。ただ、TSMCが裏面給電にそこまで慎重になっているのはなぜだろうか。
ライバルであるIntelが、Intel 20Aプロセスで自社のGAAFET/裏面給電への移行をどのように処理しようとしているのか、競合他社と比較対照すると、これは顕著な違いとなるだろう。Intelは、2024年半ばにGAA （IntelはRibbonFETと表現している）とPowerVia（裏面給電）を一緒に投入するつもりで、RibbonFETの開発に専念するために、社内に疑似ノードを作るほどである。一方、TSMCはリスクとイノベーションに対してより慎重なアプローチをとっており、そのためTSMCの動きは少し緩慢なようだ。ただ、これは従来からTSMCが自社のファブ製品に対して、顧客により恒常的かつ一貫したアップデートを提供する必要性に適したアプローチであるとも言える。
まだ数年先の話だが、このことがTSMCの第1世代N2ノードの競争力に何を意味するのか、興味深い。裏面給電を持たないGAAFETプロセスは、他社に比べてどうなるのだろうか。その答えは、TSMCの第1世代N2ノードが量産(HVM)に入る予定の2025年後半に判明することになる。
